Conception d’une machine d’états

Conception d’une machine d’états à base de latch C2MOS en technologie CMOS 0.35µm

L’évolution des technologies des semi-conducteurs vers des géométries de plus en plus fines permet un accroissement des performances et des fonctionnalités par puce.

L’objectif de ce travail est de concevoir une machine d’états en technologie CMOS 0.35 µm on exploitant un style de circuit logiques synchronisé C2MOS.

Donc le noyau du circuit est le latch C2MOS qui construire un registre dynamique ingénieux, basé sur le concept maître esclave.

La logique C2MOS combine la conception de logique statique avec la synchronisation réalisée en employant des signaux d'horloge; cette logique utilisé pour diminuer la complexité, augmenter la vitesse, et une dissipation inférieure de puissance.

L'idée fondamentale derrière la logique dynamique est d'utiliser l'entrée capacitive du transistor MOSFET pour stocker une charge et pour se rappeler ainsi un niveau logique pour l'usage plus tard.

La forte partie des potentialités dans le cadre de ce travail est l'utilisation plateforme CAO Cadence Virtuoso pour concevoir un circuit de machine d'états et leur full custom layout basant sur flot de conception.