Conception d’un routeur pour les architectures réseaux mono-puce 3D

Les interconnexions globales représentent aujourd’hui un problèmes dans la conception des systèmes multiprocesseur sur puce (MPSoC pour Multiprocessor System-on-Chip) de haute performance.

Les chercheurs des systèmes embarqués sont à la recherche des solutions des architectures de communications on-chip à faible coût matériel, grande fiabilité et prédictibilité.

Une des solutions en vue prévoit l’utilisation des réseaux d’interconnexions basés sur l’échange de paquets de données, appelés aussi Networks-on-Chip (NoCs).

Il pourrait à terme apporter des solutions au niveau de la conception et des performances pour faire face à la complexité des systèmes sur puces de grande dimension.

C’est dans ce cadre que s’inscrit notre travail.

En effet, il s’agit de modéliser, concevoir et valider un routeur à QoS pour une architecture NoC 3D prédéfinie.

Deux modélisations de ce routeur ont été réalisées.

L’une dans le langage VHDL au niveau RTL (Register Transfer Level) et l’autre dans le langage SystemC au niveau dit TLM-T (Transaction Level Modeling with Time).

La validation du fonctionnement de l’architecture du routeur est proposée dans un réseau sur puce à topologie 3D-Mesh.